[Computer Architectures] Floating Point Adder H/W | 부동 소수점수 덧셈 하드웨어 구조

Floating Point Adder H/W

부동 소수점수 덧셈 하드웨어 구조

- 부동 소수점 연산은 정수 연산보다 복잡하기 때문에 한 Cycle에 연산이 완수되도록 설계할 것이 아니라, 여러 Cycle에 처리되도록 설계하는 것이 바람직하다.
- 한 Cycle에 처리하도록 설계하면, 다른 연산을 수행하는 시간에도 영향을 미치게 된다.
- 부동 소수점 연산을 수행하는 하드웨어는 One-Clock Cycle보다는 Pipeline 방식으로 구현된다.