'Computer Science/Digital Logic' 카테고리의 글 목록

[Digital Logic] Sequential Circuit Design Procedure | 순차 회로 설계 과정

2020.10.19

Sequential Circuit Design Procedure 순차 회로 설계 과정 Step 1. From the specification, find a state diagram. - Specification으로부터 State Diagram을 구성한다. Step 2. Reduce the # of states (Optional) - State 개수를 최적화(최소화)한다. - 선택적이며, 가장 힘든 단계이다. Step 3. Binary state assignment - State에 Binary 번호를 할당한다. Step 4. Find state table - State Table을 구성한다. Step 5. Choose FFs - 사용할 Flip-Flops을 선정한다. Step 6. Input and out..

Computer Science/Digital Logic

[Digital Logic] Moore Model and Mealy Model | 무어 모델과 밀리 모델

2020.10.19

Moore Model and Mealy Model 무어 모델과 밀리 모델 * Analysis of Clocked Sequential Circuit 1) 회로에서 Flip-Flop의 Input/Output에 대한 State Equation을 구한다. 2) State Equation들로부터 State Table을 구성한다. 3) Timing Diagram과 State Diagram을 구성한다. - Moore Model: Output이 Present State에 의해서만 변한다. - Mealy Model: Output이 Present State와 Input에 의해 변한다. Moore FSM - Output이 오직 FFs의 Present State에 의해서만 결정된다. - Output은 Clock에 Synchr..

Computer Science/Digital Logic

[Digital Logic] Flip-Flop | 플립플롭

2020.10.06

Flip-Flop 플립플롭 S-R Flip-Flop (S-R 플립플롭) S-R Flip-Flop Characteristic Table S R Q(t+1) 0 0 No Change 0 1 0 1 0 1 1 1 Indeterminate JK Flip-Flop (JK 플립플롭) * J : Jam * K : Kill JK Flip-Flop Symbol & State Diagram JK Flip-Flop Behavioral Table J K Q(t) Q(t+1) Description 0 0 0 0 Hold 0 0 1 1 0 1 0 0 Reset 0 1 1 0 1 0 0 1 Set 1 0 1 1 1 1 0 1 Toggle 1 1 1 0 JK Flip-Flop Characteristic Table J K Q(t+1)..

Computer Science/Digital Logic

[Digital Logic] S-R Latch | S-R 래치

2020.10.06

S-R Latch S-R 래치 - Set(S)과 Reset(R)에 의해 출력 Q의 상태가 바뀌는 비동기 회로소자이다. - 기계적인 스위치에서 오는 불안정한 신호를 안정하게 해주는 Debouncing Circuit에 이용된다. * Latch: Asynchronous Circuit을 구성하는 가장 기본적인 소자이다. S-R Latch with NAND Gates (NAND 게이트로 설계된 S-R 래치) S R Q 0 0 No Change 0 1 1 1 0 0 1 1 Indeterminate (Active Low) S-R Latch with NOR Gates (NOR 게이트로 설계된 S-R 래치) S R Q 0 0 No Change 0 1 0 1 0 1 1 1 Indeterminate (Active High)..

Computer Science/Digital Logic

[Digital Logic] Encoder | 인코더

2020.10.06

Encoder 인코더 * Decoder (디코더) (URL) - 디코더와 반대되는 동작을 수행하는 회로이다. - 특정 입력에 대해 특정 출력만을 출력한다. - Inputs의 개수가 Outputs의 개수보다 많다. Octal to Binary Encoder 1. Truth Table Inputs Outputs \(D_0\) \(D_1\) \(D_2\) \(D_3\) \(D_4\) \(D_5\) \(D_6\) \(D_7\) \(x\) \(y\) \(z\) 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0..

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[Digital Logic] Magnitude Comparator | 절댓값 비교기

2020.10.06

Magnitude Comparator 절댓값 비교기 Specification Inputs \(A = a_3a_2a_1a_0\) \(B = b_3b_2b_1b_0\) Outputs \((A = B) \mathrm{\;is\;} T/F\) Logic \(A = a_3a_2a_1a_0\) \(B = b_3b_2b_1b_0\) \(x_i = a_ib_i + a_i'b_i' \qquad (\mathrm{for \;}i = 0, 1, 2, 3)\) \(\mathrm{i.} A = B\) \(\mathrm{Output\; =\; }x_3x_2x_1x_0\) \(\mathrm{ii.} A > B\) \(\mathrm{Output\; =\; }a_3b_3' + x_3a_2b_2' + x_3x_2a_1b_1' + x_3x..

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[Digital Logic] Binary Multiplier | 이진 곱셈기

2020.10.06

Binary Multiplier 이진 곱셈기 * Multiplication Algorithm (URL) Specification Multiplicand : \(A_1A_0\) Multiplier : \(B_1B_0\) Product: \(C_3C_2C_1C_0\) Implementation

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[Digital Logic] BCD to Excess-3 Conversion Circuit | BCD에서 3-초과 부호로 변환하는 회로

2020.10.06

BCD to Excess-3 Conversion Circuit BCD에서 3-초과 부호로 변환하는 회로 - BCD 코드에 0011을 더한 코드 체계이다. * BCD Code (URL) [Digital Logic] BCD Code Representation | BCD 코드 방식 BCD Code Representation BCD 코드 방식 - Binary Coded Decimal의 약자로, 우리말로는 2진화 10진 코드라고 한다. (8421코드라고 하기도 한다.) - 10진수를 이진코드로 표기하는 방법 중 하나로, 장점은 10진수와의 dad-rock.tistory.com * Excess-3 Code (URL) Excess-3 - Wikipedia From Wikipedia, the free encyclope..

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