Conditional Statement 조건문 \(\texttt{if}\) Statement ※ if문과 case문은 PROCESS문 안에서 Sequential하게 수행 되어야 한다. - if문과 case문 내부에는 여러 문장이 위치하기 때문에, Concurrent하게 진행될 수 없다. Example. General \(\texttt{if}\) Statement IF (sel = '1') THEN y int_val := 2; WHEN "11" => int_val := 3; END CASE; \(\texttt{when-else}\) Statement (조건적 병렬 처리문, Data Flow) ※ when-else문과 with-select-when문은 Concurrent하게 처리되어야 한다. - when-e..
Concurrent Processing 동시성 처리 - 실제 회로에서는 입력 포트에서 출력 포트로의 신호 전달이 동시에 처리되므로, VHDL은 기본적으로 Concurrent Processing에 기반하고 있다. - 즉, VHDL의 \(\texttt{ARCHITECTURE}\) Statement내에서 \(\texttt{PROCESS}\) Statement의 내부를 제외한 모든 Statement들은 Concurrent하게 처리된다. (즉, VHDL은 Concurrent가 Default이다.) \(\texttt{PROCESS}\) Statement - \(\texttt{wait, if, case, for-loop}\) Statement와 같은 순차적 처리를 요하는 Statement들은 \(\texttt{PRO..
Multiplexer Modeling 멀티플렉서 모델링 * Multiplexer (URL) Dataflow Modeling with \(\texttt{with-select-when}\) Statement -- Entity Body ENTITY MUX_2x1 IS PORT ( w0, w1 : IN bit; s : IN bit; f : OUT bit ); END MUX_2x1; -- Architecture Body ARCHITECTURE Dataflow_with_select OF MUX_2x1 IS BEGIN WITH s SELECT f
VHDL Data Types VHDL 데이터형 - VHDL에서는 사용자가 직접 데이터형을 선언할 수 있다. - VHDL에서는 Type의 부분 Type (Subtype)을 선언할 수 있다. - VHDL에서 Object는 거의 무한한 종류의 데이터형을 사용할 수 있다. Scalar Type (1 Dimension) Integer Type Real Type Enumerated Type Physical Type Composite Type (Multi Dimension) Array Type (Homogeneous Elements) Record Type (Heterogeneous Elements) Access Type File Type * VHDL Predefined Data Types BOOLEAN INTEGER..
Delay Mechanism 지연 메커니즘 - VHDL에서는 Signal Assignment에 after 구문을 통해 Delay를 표현할 수 있다. Inertial Delay (관성 지연) - 입력 신호 레벨이 적어도 어느 시간폭 D 만큼 지속되는 경우에 한하여, 입력 신호의 변화가 시간 D만큼 늦춰져 출력에 나타는 지연이다. - 기준치보다 짧은 Pulse가 입력된 경우, 이를 출력에 반영하지 않기 위해 고안된 개념이다. (즉, Garbage Value 의 입력을 막기 위해, 입력의 변화를 인지하기 위한 시간을 정의하기 위해 고안되었다.) - 관성 지연은 입력의 변화가 출력에 전달되기 위해 시간을 필요로 하는 경우에 사용되며, 일정 시간이 흘러야 그 구문이 평가된다는 것을 의미한다. - 관성 지연은 VH..
Test Bench 테스트 벤치 * Test Bench = Test Harness = Test Fixture - H/W Model의 기능적 정확성을 검증하기 위한 시뮬레이션 S/W이다. - VHDL은 테스트 벤치를 작성하기에 적합한 HDL이다. Advantages of Writing a Test Bench in VHDL (VHDL을 통한 테스트 벤치 작성의 장점) - 특정 Simulation Tool이나, 특정 언어를 배우지 않아도 된다. - VHDL이 IEEE 표준인 덕에, VHDL로 작성된 Test Bench는 다른 Design Tool로 변환 가능하다. - VHDL은 다양한 Simulation Semantics를 제공한다. Example. Clock Waveform Generation ENTITY ..
Full Adder Modeling 전가산기 모델링 - 세 개의 입력 A, B, Z와 두 개의 출력 Carry(C), Sum(S)을 가진다. - Z는 아래 자릿 수에서의 덧셈의 결과로 파생된 Carry를 의미한다. Truth Table for FA Inputs Outputs Z A B C S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 * Binary Adder - Full Adder (URL) Full Adder - Behavioral Model -- Entity Declaration ENTITY Full_Adder IS PORT (X, Y, Z : IN bit; S, C : OUT bit ); END F..
