Half Adder Modeling 반가산기 모델링 - 두 개의 입력 A, B와 두 개의 출력 Carry(C), Sum(S)을 가진다. * Truth Table for Half Adder Inputs Outputs A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 * Binary Adder - Half Adder (URL) Half Adder - Behavioral Model -- Entity Declaration ENTITY Half_Adder IS PORT ( A, B : IN bit; Sum, Carry : OUT bit ); END Half_Adder; -- Architecture Body ARCHITECTURE Behavioral_Design of Half_Adder IS ..
VHDL Syntax VHDL 문법 ※ VHDL의 Reserved Word와 Identifier는 대소문자를 구분짓지 않는다. (즉, \(\texttt{IF, If, iF, if}\) 모두 같은 기능을 한다.) ※ VHDL의 Identifier는 아래와 같은 명명 규칙을 따라야 한다. 1) 첫 글자는 영문자, 다음 문자부터는 영문자, 숫자 언더바(_)만 사용할 수 있다. 2) 이름 중간에 공백을 사용할 수 없고, 다수의 이름을 사용하는 경우, 콤마(,)로 구분한다. 3) 이름이 한 라인을 초과할 수 없다. Comment (주석) \(\texttt{-- }\) - 주석의 시작을 나타내며, 해당 Line의 끝까지 주석으로 처리한다. Example. Comment -- Comment Semicolon (세미콜..
OR Gate Modeling OR 게이트 모델링 OR Gate - Behavioral Model (Using \(\texttt{wait}\) Statement ) -- Entity Declaration ENTITY OR2 IS PORT (I1, I2 : IN bit; O : OUT bit ); END OR2; -- Architecture Body ARCHITECTURE Behavioral OF OR2 IS BEGIN PROCESS BEGIN if ( (I1='0') and (I2='0') ) then O
Introduction to VHDL VHDL 개요 - VHDL : Very high speed integrated circuit HDL - H/W를 기술하는 정형화 된 언어(HDL)이다. (VLSI 시스템을 설계하기 위해 제작된 언어이다.) - Modeling(H/W를 표현하는 방법)에는 Behavioral Modeling(동작적 모델링), Structural Modeling(구조적 모델링), Dataflow Modeling(데이터플로우 모델링)이 있다. * VHDL의 특징 1) 표준화된 HDL이다. 2) 범용적으로 사용되고 있다. - VHDL은 IEEE가 지원하는 표준이며, 미국 정부의 공인 HDL이다. 3) H/W 기술 능력이 우수하다. - 시뮬레이션 등을 위해 여러 레벨을 혼합해서 사용할 수 있다..
